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Groups > de.sci.electronics > #341020
| From | Gerhard Hoffmann <dk4xp@arcor.de> |
|---|---|
| Newsgroups | de.sci.electronics |
| Subject | Re: Workstation: erste Tests |
| Date | 2023-07-23 11:19 +0200 |
| Message-ID | <u9irbq$5g7f$1@solani.org> (permalink) |
| References | (2 earlier) <u9c5vo$2s6re$1@dont-email.me> <u9cqqg$4anh$1@solani.org> <u9glth$676a$1@solani.org> <u9gsbo$5g7e$1@solani.org> <u9h7bf$6hqt$1@solani.org> |
Am 22.07.23 um 20:32 schrieb Helmut Schellong: >> Als der 200 MHz pentium+ rauskam, da hatte es sich innerhalb >> eines knappen Jahres ausge-alphat. Der Hammer, wenn man FPGAs >> zu routen hatte. >> TI 99K, Clipper, Zilog, Sparc, Mips auch, mit unterschiedlichen >> Siechtumsdauern. Wobei, der MIPS4000 hat mir gefallen. >> >>>> >>>> Ich war auch erschrocken, als ich bei meinem Testpunkt 3) den Faktor >>>> 1,8 sah. >>> >>> Die letzten großen Sprünge im Kontext waren der Pentium60 und Core Duo. >>> Weitere solche Sprünge sind gewiß nicht einfach. >>> Seit einigen Jahren steckt man da fest. >>> Im Konzept des _kompromißlosen_ Alpha ist mehr enthalten, als man >>> zunächst denkt. >>> >>> Das Konzept des Itanium, der die Hauptlast dem Compiler auferlegte, >>> gefiel mir spontan gar nicht. >> >> Das war nicht von Intel, das kam komplett von HP. >> Intel hätte sich komplett in die Brennnesseln gesetzt >> wenn sie nicht parallel an x86 weitergearbeitet hätten. >> >>> Das große Problem ist die Kompatibilität zu x86. >>> Man muß endlich weg von x86 und seinen künstlichen, angehefteten >>> Erweiterungen! >>> Der Weg könnte sein, daß (intel) eine Software entwickelt, die alle >>> x86.exe übersetzen >>> kann, in einen neuen, noch zu entwickelnden, überlegenen >>> Instruktionssatz. >>> Diese Übersetzung müßte nur ein einziges Mal geschehen! >>> Die Übersetzungssoftware könnte vielfältig mit den >>> Übersetzungsquellen umgehen. >> >> Das existiert längst als Hardware für on-the-fly. Aktuelle x86- >> Prozessoren sind intern schon sooo lange RISCs mit hunderten von >> Renaming-Registern. > > Dies scheint kaum etwas zu bringen, bei Single-Thread, siehe oben. > Und, warum wird dann kein neuer, überlegener Instruktionssatz gemacht? > >>> Man könnte 2 FPU haben, mit je 16 x 128 Bit breiten Registern (jetzt >>> 1 FPU mit 8 x 80 Bit), >> >> Es existieren kaum fp-limitierte workloads. Nein, numerische >> Integration oder Matrix-Kicken wie in Spice auch nicht. Das >> hat sich schon zu NS16032-Zeiten und Weitek-Coprozessoren >> gezeigt. Big Fail. Holen & Entsorgen der Operanden ist nun >> mal das aufwendigste. Da mache ich lieber ein paar threads >> mehr auf, damit die FPUs auch ihre Infrastruktur haben. > > Der Kontext hier ist Single-Thread. > Warum gibt es da keine nennenswerten Sprünge, beklagen Rolf Bombach und > ich. > > Was ich durch Multitasking herausholen kann, habe ich hier bereits > konkret gezeigt. Wenn ich eine Schaltung mit 1000 Knoten habe, dann bekomme ich in Spice eine Leitwertmatrix von 1000*1000. Viel Spaß beim Lösen. Von der Million Matrix-Einträge sind vermutlich die meisten 0, weil die meisten Knoten nix direkt miteinander zu tun haben. Vor jeder "nützlichen" FP-operation muss man drölfzig Werte befummeln um festzustellen, ob die überhaupt eine Auswirkung haben. Das erzeugt natürlich einen Datenstrom ohne Ende im Vergleich zu den paar FP-Ops die tatsächlich stattfinden. --> Cache thrashing --> Willkommen bei der DRAM- Zykluszeit. > Das ist das Einzige, was aktuell so richtig was bringt. ist die Algorithmen umzuschreiben dass man mehrere Kerne darauf ansetzen kann. Sorry, das macht richtig Arbeit. Im Spice-Beispiel könnte man lokale, eng gekoppelte Teilschaltungen getrennt voneinander lösen und sie sich gegenseitig füttern lassen. Der Zeitgewinn ist über- proportional zur Matrixgröße, äh, -Kleinheit. > Jedoch die meisten Aufgaben können nicht darauf ausgerichtet werden. > Hingegen stark gesteigerte Single-Tasking-Performance brächte immer viel. Überlichtschnelle Autos auch. >>> 3 IPU, mit je 48 x 64 Bit Registern, je 16 Akkus mit je 128 Bit, >>> eine VPU mit superbreiten Registern, 64 x 1024 Bit, eine >>> Instruktions-Familie ´EVI´. > Man muß eben einen neuen überlegenen Instruktionssatz so konstruieren, daß > er mit all dem keine Probleme hat, "Überlegene" instruction sets ist sooo 80-er! > Alle 48 Register, die ich oben aufgeführt habe, sind Universal-Register. > 16 Register sind halt Doppel-Akkus. > Der größte Stuß ist, daß man am x86 auf Gedei und Verderb hängt, > gewissermaßen hängen will. > Man erstickt seit Jahren mehr und mehr daran. > Ich will nicht erleben, daß der x86 noch Jahrzehnte länger beherrschend > ist. > Das wäre ja krank. JaJa. Ich habe von einem Kunden ein Macbook Air bekommen, damit ich ins Firmennetz kann. Leider sollte da auch Altium drauf laufen. Nach ein paar Tagen Rumhampeln mit Parallels und VMware war es plötzlich ganz leicht, statt dessen einen X86-Laptop zu bekommen. Da bemerkte die IT, dass Arbeit droht. LTspice, Altium und FPGAs ist eben was anderes als email lesen. > Deine Argumente stammen aus der fernen Vergangenheit, und sind daher > fast irrelevant. Nein, was aus der fernen Vergangenheit stammt, das ist das Geseiere vom überlegenen instruction set. Es existiert keiner. Was als X86-Code gelesen wird, das ist eine Datenfluss- Beschreibung in hoffentlich halbwegs kompakter Form. Die hat mit dem Prozessor, der das alles ausführen muss, absolut nix mehr zu tun. Der Prozessor, der das alles ausführt, der hat vollkommen andere Befehle und nicht Deine popeligen 48 Register sondern hunderte. Die Grenze ist, wo Register anfangen, langsamer als der innerste Cache zu werden und/oder die Anzahl der Register-Ports anfängt weh zu tun. Es gibt da kein EAX-Register, es gibt viele. Und der Prozessor macht Datenfluss-Analyse um festzustellen, was für entities in welcher EAX-Incarnation landen. Mach dich mal mit Register- Renaming vertraut. > Es geht aber darum, daß es _heutzutage_ keine nennenswerten Zuwächse bei > Single-Tasking gibt. > Das ist oben unschwer zu erkennen. Die niedrig hängenden Früchte sind eben aufgegessen. Etwa, dass man für 10% der Chipfläche (hauptsächlich Register) mehr einen 2. thread bekommt. > Verbessere DAS mal - mach! > Ich bin bereit, Gedanken dazu zu skizzieren - Du offenbar in krasser > Weise nicht. Ich skizziere nicht, ich schreibe die notfalls in VHDL und packe die in ein Virtex. Da kann ich z.B. hundert Multiplier in einem digitalen Filter ohne idle-Zyklen voll auslasten. Gerhard
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Re: Workstation: erste Tests Sebastian Suchanek <sebastian.suchanek@gmx.de> - 2023-07-27 19:57 +0200
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Re: Workstation: erste Tests Alexander Schreiber <als@usenet.thangorodrim.de> - 2023-07-26 14:53 +0200
Re: Workstation: erste Tests Hanno Foest <hurga-news2@tigress.com> - 2023-07-26 15:13 +0200
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Re: Workstation: erste Tests Michael Schwingen <news-1513678000@discworld.dascon.de> - 2023-07-26 18:11 +0000
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Re: Workstation: erste Tests Rolf Bombach <rolfnospambombach@invalid.invalid> - 2023-07-27 13:00 +0200
Re: Workstation: erste Tests "Wolfgang Allinger" <all2001@spambog.com> - 2023-07-27 08:25 -0400
Re: Workstation: erste Tests Gerrit Heitsch <gerrit@laosinh.s.bawue.de> - 2023-07-28 12:45 +0200
Re: Workstation: erste Tests Rolf Bombach <rolfnospambombach@invalid.invalid> - 2023-07-28 20:25 +0200
Re: Workstation: erste Tests "Wolfgang Allinger" <all2001@spambog.com> - 2023-07-28 17:32 -0400
Re: Workstation: erste Tests Sieghard Schicktanz <Sieghard.Schicktanz@SchS.de> - 2023-07-28 22:18 +0200
Re: Workstation: erste Tests Arno Welzel <usenet@arnowelzel.de> - 2023-07-28 09:23 +0200
Re: Workstation: erste Tests Gerrit Heitsch <gerrit@laosinh.s.bawue.de> - 2023-07-28 09:26 +0200
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Re: Workstation: erste Tests Marc Haber <mh+usenetspam1118@zugschl.us> - 2023-07-18 09:57 +0200
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Re: Workstation: erste Tests Volker Bartheld <news2023@bartheld.net> - 2023-07-23 22:45 +0200
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