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Groups > de.sci.electronics > #340968
| From | Gerhard Hoffmann <dk4xp@arcor.de> |
|---|---|
| Newsgroups | de.sci.electronics |
| Subject | Re: Workstation: erste Tests |
| Date | 2023-07-22 17:24 +0200 |
| Message-ID | <u9gsbo$5g7e$1@solani.org> (permalink) |
| References | <u5q3it$119h0$1@solani.org> <u93jbp$2jlk1$1@solani.org> <u9c5vo$2s6re$1@dont-email.me> <u9cqqg$4anh$1@solani.org> <u9glth$676a$1@solani.org> |
Am 22.07.23 um 15:34 schrieb Helmut Schellong: > Am 21.07.2023 um 04:33 schrieb Helmut Schellong: >> Am 20.07.2023 um 22:38 schrieb Rolf Bombach: >>> Helmut Schellong schrieb: >>>> >>>> >>>> WS = Xeon 3435X, 16 Kerne, 32 CPUs, Basis 3100 MHz, 128 GB >>>> PC = 2006 E8600, 2 Kerne, 2 CPUs, 3333 MHz, 4 GB >>>> >>> ... >>> >>>> Single-Thread: 683/272 = 2,5 >>> >>> Eigentlich traurig für 15 Jahre Fortschritt. Offenbar gibt >>> es keine wirklich grossen Sprünge mehr. >> >> Das kann nur verbessert werden, wenn man sich mit dem Konzept >> des Alpha-Prozessors anfreundet, oder ähnlich. >> Der wird wohl nicht mehr produziert, weil er zu gut ist. Als der 200 MHz pentium+ rauskam, da hatte es sich innerhalb eines knappen Jahres ausge-alphat. Der Hammer, wenn man FPGAs zu routen hatte. TI 99K, Clipper, Zilog, Sparc, Mips auch, mit unterschiedlichen Siechtumsdauern. Wobei, der MIPS4000 hat mir gefallen. >> >> Ich war auch erschrocken, als ich bei meinem Testpunkt 3) den Faktor >> 1,8 sah. > > Die letzten großen Sprünge im Kontext waren der Pentium60 und Core Duo. > Weitere solche Sprünge sind gewiß nicht einfach. > Seit einigen Jahren steckt man da fest. > Im Konzept des _kompromißlosen_ Alpha ist mehr enthalten, als man > zunächst denkt. > > Das Konzept des Itanium, der die Hauptlast dem Compiler auferlegte, > gefiel mir spontan gar nicht. Das war nicht von Intel, das kam komplett von HP. Intel hätte sich komplett in die Brennnesseln gesetzt wenn sie nicht parallel an x86 weitergearbeitet hätten. > Das große Problem ist die Kompatibilität zu x86. > Man muß endlich weg von x86 und seinen künstlichen, angehefteten > Erweiterungen! > Der Weg könnte sein, daß (intel) eine Software entwickelt, die alle > x86.exe übersetzen > kann, in einen neuen, noch zu entwickelnden, überlegenen Instruktionssatz. > Diese Übersetzung müßte nur ein einziges Mal geschehen! > Die Übersetzungssoftware könnte vielfältig mit den Übersetzungsquellen > umgehen. Das existiert längst als Hardware für on-the-fly. Aktuelle x86- Prozessoren sind intern schon sooo lange RISCs mit hunderten von Renaming-Registern. > Man könnte 2 FPU haben, mit je 16 x 128 Bit breiten Registern (jetzt 1 > FPU mit 8 x 80 Bit), Es existieren kaum fp-limitierte workloads. Nein, numerische Integration oder Matrix-Kicken wie in Spice auch nicht. Das hat sich schon zu NS16032-Zeiten und Weitek-Coprozessoren gezeigt. Big Fail. Holen & Entsorgen der Operanden ist nun mal das aufwendigste. Da mache ich lieber ein paar threads mehr auf, damit die FPUs auch ihre Infrastruktur haben. > 3 IPU, mit je 48 x 64 Bit Registern, je 16 Akkus mit je 128 Bit, > eine VPU mit superbreiten Registern, 64 x 1024 Bit, eine > Instruktions-Familie ´EVI´. > > Fujitsu-uC: > Man könnte einige sehr oft gebrauchte Instruktionen mit nur 1 Byte Länge > haben. Der Transputer T800 hatte 1 Nibble als kürzeste Instruktion, WIMRE. Hat's voll gebracht. Äh, nein! (Wenn ich noch wüsste, wo mein T800-Cluster abgeblieben ist!) Ein Instruction set mit atmender Instruktionslänge ist so ungefähr das blödeste, was man sich antun kann. Das sorgt zuverlässig dafür, dass man eine Instruktion erst decodieren kann, wenn man weiss wo die davor endet. D.h. man muss sie schon decodiert HABEN. Pipelinestufe++. Und dass man sich einen barrel shifter vor dem Instruktions- Decoder einfängt mit NOCH einer extra Pipelinestufe um fest- zulegen, wieviel geshiftet werden muss. Und schön breit muss der Shifter auch werden, die Instruktion könnte ja erst im nächsten Wort aus dem Speicher enden, und das ist dann hoffentlich gelesen oder wenigstens im Cache. Kann auch nach 100 Takten aus dem Hauptspeicher kommen, vor allem bei einem pipeline stall nach einem Jump. > (Also das Gegenteil von VLIW.) > Akkus, die zwei Hälften haben, wobei ein Schreiben in die untere Hälfte > den bisherigen > Inhalt in die obere Hälfte schiebt. > Nachfolgend können viele Operationen mit den beiden Hälften durchgeführt > werden, durch > kurze Instruktionen. > Resultat in unterer Hälfte oder in separatem Resultat-Register. Ja, geil! Jetzt auch noch Daten zwangsverheiraten, die nix miteinander zu tun haben. Ein normales INC des unteren macht das obere wertlos, oder erfordert noch 2 instruction bits für oben/unten/beide. Oder ein move/trennen eines Halbworts, möglichst Aufräumen der Quelle. > x86 ist eine 1-Adress-Maschine. > Der neue Instruktionssatz sollte eine 2-Adress-Maschine bedienen. Erinnert sehr an den Tod des 68060, wo es mit execptions und page faults Instruktionen geben konnte die niemals endeten. Aber Adressierungsarten wie double memory indirect mit ++ / -- waren ja sowas von geil, und Zeugnis der Technologie- überlegenheit gegenüber Intel. Und, wo isser? > Intel will bis 2030 eine Billion Transistoren auf einem Chip unterbringen! > Ich will ungerne sehen, daß die einfach stumpf für 256 Kerne draufgehen. > Das sollte doch eher so gemacht werden, wie ich oben skizzierte. > Also mit Struktur. Selten so hochkonzentrierten Stuß auf 1mal gelesen. Schlong eben. Gerhard
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