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Groups > de.sci.electronics > #192705

Re: Verilog-Frage von VHDL-Programmierer

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On 09/22/2015 03:49 PM, Mathias Weierganz wrote:
> Am 22.09.2015 15:37, schrieb Johann Klammer:
>> kommen nur X 'raus?
>> Kannst du das sr[] am anfang auf 0 setzen?
>> (ich glaube mit einem initial block)
>>
> 
> 
> Ich hab es nicht simuliert, sondern programmiert (Spartan3).
> Der Ausgang ist immer 0 und auch im sr[] tut sich nichts.
> 
> Aber auch wenn ich sr initialisiere (reg [2:0] sr = 3'b000;)
> ändert das nichts.

iverilog gibt mir die errors:
marw.v:24: error: Unable to bind wire/reg/memory `oi' in `risingedge2pulse_v'
marw.v:24: error: Unable to elaborate r-value: oi
marw.v:21: error: Could not find variable ``oi'' in ``risingedge2pulse_v''

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Thread

Verilog-Frage von VHDL-Programmierer Mathias Weierganz <mathias.weierganz@gmx.net> - 2015-09-22 14:34 +0200
  Re: Verilog-Frage von VHDL-Programmierer Johann Klammer <klammerj@NOSPAM.a1.net> - 2015-09-22 15:37 +0200
    Re: Verilog-Frage von VHDL-Programmierer Mathias Weierganz <mathias.weierganz@gmx.net> - 2015-09-22 15:49 +0200
      Re: Verilog-Frage von VHDL-Programmierer Johann Klammer <klammerj@NOSPAM.a1.net> - 2015-09-22 21:54 +0200
        Re: Verilog-Frage von VHDL-Programmierer Mathias Weierganz <mathias.weierganz@gmx.net> - 2015-09-23 08:06 +0200
  Re: Verilog-Frage von VHDL-Programmierer Mathias Weierganz <mathias.weierganz@gmx.net> - 2015-09-23 11:41 +0200

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