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4 MHz aus 20 MHz mit 50% Dutycycle?

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  4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-25 14:01 +0000
    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "horst.d.winzler" <horst.d.winzler@web.de> - 2018-06-25 16:15 +0200
      Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-25 14:35 +0000
        Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "horst.d.winzler" <horst.d.winzler@web.de> - 2018-06-25 16:53 +0200
          Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-25 15:24 +0000
            Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "horst.d.winzler" <horst.d.winzler@web.de> - 2018-06-25 17:34 +0200
            Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Gerhard Hoffmann <ghf@hoffmann-hochfrequenz.de> - 2018-06-25 17:56 +0200
        Re: 4 MHz aus 20 MHz mit 50% Dutycycle? v_borchert@despammed.com (Volker Borchert) - 2018-06-25 20:03 +0000
      Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Edzard Egberts <news@edzeg.net> - 2018-06-26 08:00 +0200
        Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "horst.d.winzler" <horst.d.winzler@web.de> - 2018-06-26 08:32 +0200
      Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Rolf Bombach <rolfnospambombach@invalid.invalid> - 2018-06-28 21:09 +0200
    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Michael S." <michaely@bigfoot.de> - 2018-06-25 16:28 +0200
    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Gernot Fink <g.fink@gmx.net> - 2018-06-25 17:42 +0200
      Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-25 15:56 +0000
        Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Gerrit Heitsch <gerrit@laosinh.s.bawue.de> - 2018-06-25 18:01 +0200
          Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-26 06:55 +0000
            Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Gerrit Heitsch <gerrit@laosinh.s.bawue.de> - 2018-06-26 17:05 +0200
              Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-26 16:10 +0000
                Re: 4 MHz aus 20 MHz mit 50% Dutycycle? v_borchert@despammed.com (Volker Borchert) - 2018-06-26 17:46 +0000
                  Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Gerhard Hoffmann <ghf@hoffmann-hochfrequenz.de> - 2018-06-26 22:10 +0200
                  Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-27 11:48 +0000
    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "MaWin" <me@private.net> - 2018-06-25 20:14 +0200
    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Michael Schwingen <news-1513678000@discworld.dascon.de> - 2018-06-25 19:56 +0000
    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Michael Koch <astroelectronic@t-online.de> - 2018-06-28 07:52 -0700
    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Andreas Graebe <graebe@beuth-hochschule.de> - 2018-06-30 16:29 +0000
      Re: 4 MHz aus 20 MHz mit 50% Dutycycle? horejsi <wolfgang@horejsi.de> - 2018-06-30 19:17 +0200
        Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Andreas Graebe <andreasgraebe@yahoo.de> - 2018-06-30 17:45 +0000
          Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-07-02 06:58 +0000
      Re: 4 MHz aus 20 MHz mit 50% Dutycycle? Gernot Fink <g.fink@gmx.net> - 2018-07-08 09:05 +0200

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#244533

Volker Borchert <v_borchert@despammed.com> wrote:
>Peter Heitzer wrote:

>> Wozu? Ich brauche nur 9600 Baud. Und für die SIO habe ich bereits passende
>> Routinen. Der 16550 hätte zwar einen Baudratengenerator, aber dafür
>> beherrscht er nicht den Vectorinterupt des Z80. 

>Dafür kann man notfalls einen CTC vergewaltigen.
Wenn ich einen CTC einsetze, kann ich mit dem auch gleich die Baudrate
generieren. Und der 16550 hat auch nur _einen_ Kanal. 

-- 
Dipl.-Inform(FH) Peter Heitzer, peter.heitzer@rz.uni-regensburg.de

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#244491

"Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> schrieb im Newsbeitrag 
news:fpcat9FjrviU1@mid.individual.net...

> Was wäre die einfachste Methode, um aus einer Frequenz von 20 MHz
> eine Frequenz von 4 MHz mit 50/50 Tastverhältnis zu erzeugen?

In dem man die steigende und fallende Flanke verwendet und bei jeder
5. davon den Ausgang umschaltet.

Hier werden 3 genannt
https://www.electronicspoint.com/threads/frequency-divide-by-2-5.18769/
leider alle weg.

> Anwendungsfall (Takt für Z80A)

Dafür reiocht die Methode auch, wenn das Originalsignal nicht genau
50% hat.
-- 
MaWin, Manfred Winterhoff, mawin at gmx dot net
Homepage http://www.oocities.org/mwinterhoff/
dse-FAQ: http://dse-faq.elektronik-kompendium.de/

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#244500

On 2018-06-25, Peter Heitzer <peter.heitzer@rz.uni-regensburg.de> wrote:
> Was wäre die einfachste Methode, um aus einer Frequenz von 20 MHz
> eine Frequenz von 4 MHz mit 50/50 Tastverhältnis zu erzeugen?

Ich würde jetzt ganz dekadent zu einem SI5351A greifen (was man halt noch da
hat).  Auch, wenn der offiziell nur mit 25MHz und 27MHz am Eingang
spezifiziert ist, läuft der bei mir auch bestens mit 10MHz - 20MHz sollte
demnach auch gehen.  Praktischerweise hat der 3 Ausgänge, die relativ frei
programmierbar sind, den exakten UART-Clock bekommst Du also gratis dazu.

cu
Michael

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#244548

> Was wäre die einfachste Methode, um aus einer Frequenz von 20 MHz
> eine Frequenz von 4 MHz mit 50/50 Tastverhältnis zu erzeugen?

erst durch 2.5 teilen und dann durch 2 teilen.
http://www.directupload.net/file/d/5132/m7bynrqj_gif.htm

Gruß
Michael

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#244642

Am Mon, 25 Jun 2018 14:01:13 +0000 schrieb Peter Heitzer:

> Was wäre die einfachste Methode, um aus einer Frequenz von 20 MHz eine
> Frequenz von 4 MHz mit 50/50 Tastverhältnis zu erzeugen? Übliche Teiler
> erzeugen bestenfalls 40/60, was für den Anwendungsfall (Takt für Z80A)
> bzgl. der min. Pulsdauer H/L von 110 ns etwas knapp wird. Aus den 20 MHz
> lassen sich mit einfachen binären Teilern auch die üblichen Baudraten
> auf 1.7 % genau erzeugen, deshalb möchte ich einen 20 MHz
> Quarzoszillator verwenden.
> Notfalls könnte ich auch einen 4 MHz Oszillator und einen Teiler durch
> 13 für die Baudrate verwenden, aber 20 MHz wäre mir lieber.

Wenn man sich den 74HC4017 ansieht, hat der einen symmetrischen Rechteck 
am Carry-Ausgang. Natürlich müsste er mit jeder Flanke des Taktsignals 
zählen. Zum Glück hat er zwei Takteingänge. Meine (dirty) Idee dazu: 
beide Eingänge werden über je einen Widerstand mit den 20 MHz versorgt, 
der zusammen mit der Eingangskapazität des Bausteins (3,5 pF) eine 
Verzögerung um etwa 1/4 T (12,5 ns) erzeugt, je nach Aufbau also maximal 
3,6 Kohm. Parallel zu diesen Widerständen liegt je eine schnelle Diode, 
die die steigende Flanke an CP0 beschleunigt, und die fallende an CP1. 
Damit zählt der mit 40 MHZ und erzeugt am Carry symmetrisch 4MHz.

Vielleicht kann das mal jemand verifizieren, war so ein Schnellschuß.

-- 
mfG Andreas

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#244643

Am 30.06.2018 um 18:29 schrieb Andreas Graebe:

> Wenn man sich den 74HC4017 ansieht, hat der einen symmetrischen Rechteck
> am Carry-Ausgang. Natürlich müsste er mit jeder Flanke des Taktsignals
> zählen. 

und wenn das Taktsignal nicht perfekt symetrisch ist?

---
Diese E-Mail wurde von AVG auf Viren geprüft.
http://www.avg.com

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#244644

Am Sat, 30 Jun 2018 19:17:35 +0200 schrieb horejsi:

> und wenn das Taktsignal nicht perfekt symetrisch ist?

Das kann wohl nur der OP beantworten. Wie ich allerdings in der 
Erinnerung habe, ist der Z80A da nicht sooo kritisch.

-- 
mfG Andreas

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#244664

Andreas Graebe <andreasgraebe@yahoo.de> wrote:
>Am Sat, 30 Jun 2018 19:17:35 +0200 schrieb horejsi:

>> und wenn das Taktsignal nicht perfekt symetrisch ist?

>Das kann wohl nur der OP beantworten. Wie ich allerdings in der 
>Erinnerung habe, ist der Z80A da nicht sooo kritisch.

Laut Datenblatt braucht es kein 50:50. Allerdings wäre bei einem normalen
Teiler durch 5 (74x16x) und 40:60 entweder die High- oder Lowpulsdauer
um 10% zu kurz. Vermutlich wird das ein Z80A auch vertragen, aber ich wollte
sichergehen. Mittlerweile habe ich einige Vorschläge ausprobiert.
Die Verdopplung mittels XOR hat bei mir nicht so recht funktioniert.
Sei es, daß ich es auf einem Steckbrett aufgebaut habe, oder daß ich es
mit einem 74LS86 (einen anderen hatte ich nicht zur Hand) probiert habe.
Der Teiler für 1.5 .. 4.5 hingegen tat es. Der Aufwand von 4 ICs lohnt sich
für diesen Zweck IMO allerdings nicht. Die Schaltung könnte aber für
FPGA Nutzer mit ein paar übrigen Zellen interessant sein.

-- 
Dipl.-Inform(FH) Peter Heitzer, peter.heitzer@rz.uni-regensburg.de

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#244951

In article <ph8b4r$uaa$1@news.albasani.net>,
	Andreas Graebe <graebe@beuth-hochschule.de> writes:
> 
> Wenn man sich den 74HC4017 ansieht, hat der einen symmetrischen Rechteck 
> am Carry-Ausgang. Natürlich müsste er mit jeder Flanke des Taktsignals 
> zählen. Zum Glück hat er zwei Takteingänge. Meine (dirty) Idee dazu: 
> beide Eingänge werden über je einen Widerstand mit den 20 MHz versorgt, 
> der zusammen mit der Eingangskapazität des Bausteins (3,5 pF) eine 
> Verzögerung um etwa 1/4 T (12,5 ns) erzeugt, je nach Aufbau also maximal 

Ich denk du hast dich da in was verbissen.

Wäre es nicht einfacher 4Mhz durch 13 oder 26 zu teilen?
Das geht mit einem einfachen Zähler mit preload. (nur 1 oder 2 IC)

Oder zwei Oszillatoren.

Oder 40MHZ/5

Alles ist einfacher und zuverlässiger als dieses durch 2.5 und zusätzlich für
den baudratengenerator  auch noch durch 64.

Gernot

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