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Re: 4 MHz aus 20 MHz mit 50% Dutycycle?

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Andreas Graebe <andreasgraebe@yahoo.de> wrote:
>Am Sat, 30 Jun 2018 19:17:35 +0200 schrieb horejsi:

>> und wenn das Taktsignal nicht perfekt symetrisch ist?

>Das kann wohl nur der OP beantworten. Wie ich allerdings in der 
>Erinnerung habe, ist der Z80A da nicht sooo kritisch.

Laut Datenblatt braucht es kein 50:50. Allerdings wäre bei einem normalen
Teiler durch 5 (74x16x) und 40:60 entweder die High- oder Lowpulsdauer
um 10% zu kurz. Vermutlich wird das ein Z80A auch vertragen, aber ich wollte
sichergehen. Mittlerweile habe ich einige Vorschläge ausprobiert.
Die Verdopplung mittels XOR hat bei mir nicht so recht funktioniert.
Sei es, daß ich es auf einem Steckbrett aufgebaut habe, oder daß ich es
mit einem 74LS86 (einen anderen hatte ich nicht zur Hand) probiert habe.
Der Teiler für 1.5 .. 4.5 hingegen tat es. Der Aufwand von 4 ICs lohnt sich
für diesen Zweck IMO allerdings nicht. Die Schaltung könnte aber für
FPGA Nutzer mit ein paar übrigen Zellen interessant sein.

-- 
Dipl.-Inform(FH) Peter Heitzer, peter.heitzer@rz.uni-regensburg.de

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4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-25 14:01 +0000
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    Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "Peter Heitzer" <peter.heitzer@rz.uni-regensburg.de> - 2018-06-25 14:35 +0000
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          Re: 4 MHz aus 20 MHz mit 50% Dutycycle? "horst.d.winzler" <horst.d.winzler@web.de> - 2018-06-25 17:34 +0200
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