Path: csiph.com!fu-berlin.de!uni-berlin.de!individual.net!not-for-mail From: Hans-Peter Diettrich Newsgroups: de.sci.electronics Subject: Re: FPGA jemand? Date: Wed, 18 Oct 2017 21:37:17 +0200 Lines: 25 Message-ID: References: <488cuct1qbcilueol0s4o6boem6u8oc7g3@4ax.com> Mime-Version: 1.0 Content-Type: text/plain; charset=utf-8; format=flowed Content-Transfer-Encoding: 8bit X-Trace: individual.net iwJ1FtJHAZ2gr0rMgvqPJgwvjcSXJEdwQU5cGcCgC2S8YVgIDu Cancel-Lock: sha1:lPRc/BfBuzkEXy8FS4UjZaJkmVM= User-Agent: Mozilla/5.0 (Windows NT 5.1; rv:52.0) Gecko/20100101 Thunderbird/52.3.0 In-Reply-To: Xref: csiph.com de.sci.electronics:233921 Am 18.10.2017 um 16:46 schrieb Joerg: > On 2017-10-18 04:39, Hans-Peter Diettrich wrote: >> Am 18.10.2017 um 02:01 schrieb Joerg: >> >>> Solche Teile koennen sehr hilfreich sein fuer wenig Geld. Kommt immer >>> drauf an, wie tief man rein muss. Wenn z.B. Set-up and Hold >>> Bedingungen im Verdacht stehen, ist eher etwas im 100MHz Abtastbereich >>> oder hoeher freilaufend angesagt. >> >> Wie beim Scope, da gibt es billige mit 20MHz und teure mit 200MHz. Echt >> freilaufen lassen kann man da nichts, jeder Speicher hat eine feste >> minimale Zykluszeit. Und je kürzer die Zykluszeit, desto teuerer. >> > > Der Speicher ist nicht der Kostentreiber, da wird in schnelle Register > geschoben und dann parallel und langsamer raus in den grossen Speicher. > Was kostet sind die AD Wandler. Ja was jetzt, analoge oder digitale Eingänge? Digitale Kanäle können parallel abgespeichert werden, mit 8 Kanälen pro Byte. Register helfen da garnichts, die können nicht schneller gefüllt werden als sie abgespeichert werden können. Analog ist etwas mehr Luft, wenn der ADC langsamer ist als der Speicher. DoDi